用于ldo穩(wěn)壓器的cmos基準電壓源的設計林雙喜（武漢工程大學電氣信息學院，湖北武漢430074）了一款簡單實用的cmos電壓基準電路。仿真結果顯示，基準電路靜態(tài)電流約為35pa，基準電壓的度系數(shù)為士15xlo―vt；低鐸時電源抑制比為63db，電壓調整率為0.005.關鍵誦ldo穗壓器；基準電壓；度系數(shù)；電濼抑制比；電壓調整率輸人基準電路的輸出電壓kref，誤差放大器的輸出驅動調整元件，通過改變其導通電阻，最終實現(xiàn)穩(wěn)定輸出，輸出電壓為隨著電子技術篼速發(fā)展，便攜式電子產(chǎn)品需要更高性能的電源供電。低壓差（lowdropout：ldo）線性穩(wěn)壓器比傳統(tǒng)的線性穩(wěn)壓器有更高的電源轉換效率，而比開關式穩(wěn)壓器有更簡單的結構、更低的成本和更低的噪聲特性，因此它在便攜式電子產(chǎn)品中越來越受歡迎，廣泛應用在鋰電池充電以及低壓數(shù)字電路電源等場合。
典型的ldo線性穩(wěn)壓器的系統(tǒng)框圖如所示。主要由調整元件（passelement）、基準電路（reference）、誤差放大器（eamp）及采樣電阻網(wǎng)絡（/及/）等組成。其工作原理是：電路上電后，啟動電路使電路盡快上電啟動，誤差放大器的同相端輸入采樣電阻s1及對輸出電壓v.采1 ldo穩(wěn)壓器的核心電路模塊。帶隙（bandgap）基準電路由于具有較高的精度已被廣泛應用在各種模擬集成電路中。
一個性能良好的帶隙基準電路能夠保證在一定的范圍內基本上不隨電源電壓、工藝參數(shù)及溫度的變化而變化。雖然通過復雜的電路設計可以使得設計的基準電壓具有極小的溫度系數(shù)和極篼的電源抑制能力，但過于復雜的電路設計會導致電路較篼的電流消耗，從而使整個ldo的靜態(tài)電流增加，效率降低。筆者設計了一款電路架構較為簡單的帶隙電路，放大器設計為三級放大，具有較篼的增益從而可減小基準電壓源溫度系數(shù)的漂移；經(jīng)過對放大器偏置電路的精心設計獲得較好的電源抑制能力。
1帶隙基準電路的設計帶隙基準電路利用雙極型晶體管基-射極電壓vbe的負溫度系數(shù)與兩個晶體管之間的afbe的正溫度系數(shù)相互抵消來實現(xiàn)低溫漂、高精度的基準電壓。
帶隙基準電路發(fā)展至今，已取得了許多成就，為了滿足不同的要求，有很多種不同的電路構架。所示為經(jīng)典的cmos帶隙基準電路陳貴燦，程軍，張瑞智，等，譯。西安：西安交通大學出版1電子科技/2007年07月15日"